主页（http://www.kuwanit.com）：应用于时序控制芯片之内存测试解决方案
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当对画质 (Resolution) 的要求愈来愈高，相对需要处理的数据量也随之提升，以4K画质为例，其分辨率是FHD (2K×1K) 的四倍。为了节省影像传输接口的带宽耗损，因此时序控制芯片内多半会内建SRAM内存，此一内存用来暂存已经传送到时序控制芯片驱动器，但尚未要透过时序控制芯片驱动器进行输出的影像数据。由于面板的尺寸愈来愈高、分辨率愈来愈高、画面更新率、色泽也都在提升，因此，时序控制芯片内的SRAM内存将不断的加大容量，好因应愈来愈大的影像数据传输量与处理量。
除了仿真时间之外，所产生的BIST电路面积，通常也是芯片设计实作中，考虑的因素之一。表三为BIST电路合成完之面积结果，全部的BIST电路占约23K Gate Counts。以此案例之T-CON芯片所含148个内存数目来比，BIST电路所占之芯片面积相当渺小。
图四 BFL中Grouping相关设定
总结
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